Проектування топографії синаптичного входу з цифровим керуванням ваговими коефіцієнтами для апаратної реалізації штучного імпульсного нейрона
DOI:
https://doi.org/10.34185/1562-9945-1-144-2023-10Ключові слова:
spiking neuron, neuromorphic chip, synapse, synaptic weights, EDA tool, CMOS, VLSI.Анотація
Сучасні системи штучного інтелекту створюються з використанням обчи-слювальних алгоритмів глибоких нейронних мереж, що виконуються на централь-них або графічних процесорах. Але такі апаратні засоби не оптимізовані для ви-конання паралельних обчислень за нейромережевими алгоритмами на рівні, до-статньому для ефективного моделювання процесів навчання в людському мозку. Рішенням цієї проблеми є перехід до нейроморфних обчислень, які безпосередньо надихаються процесами в біологічній нейронній мережі. Нейроморфний чіп, на ві-дміну від звичайного процесора, складається з тисяч взаємопов'язаних простих обчислювальних елементів, які функціонально відповідають біологічним нейронам. Метою роботи є проектування топографії синаптичного входу нейрона з цифровим керуванням ваговими коефіцієнтами, який є складовим елементом апаратної реалізації штучного імпульсного нейрона, спроектованого раніше на транзисторному рівні. При проектуванні використовувалась LIF (Leaky Integrate-and-Fire) модель штучного імпульсного нейрона. За допомогою системи автома-тизованого проектування інтегральних схем створено компактну топографію синаптичного входу з використанням на кожному етапі проектування всіх нале-жних методів фізичної верифікації. Для підтвердження достовірності проекту-вання виконана перевірка відповідності топографічного та схематичного проек-тів на основі порівняння списків з’єднань та порівняння часових діаграм сигналів у портах.
Посилання
Indiveri G. Neuromorphic silicon neuron circuits / G. Indiveri, B. Linares-Barranco, T.J.Hamilton et al. // Neuromorphic silicon neuron circuits. Frontiers in neuroscience, 2011. – Vol. 5. Art. 73. – P. 1-23.
Sun J. CMOS and memristor technologies for neuromorphic computing applica-tions / J.Sun // Technical Report No. UCB/EECS-2015-219, 2015. – [Електронний ресурс]. Режим доступу: http://www.eecs.berkeley.edu/ Pubs/TechRpts/2015/EECS-2015-219.html.
Joubert A. Hardware spiking neurons design: analog or digital?/ A. Joubert, B. Belhadj, O. Temam, R. Héliot // International Joint Conference on Neural Networks, 2012. – P. 1-5.
Yammenavar B.D. Design and analog VLSI implementation of artificial neural network / B.D.Yammenavar, V.R.Gurunaik, R.N.Bevinagidad, V.U.Gandage // Inter-national Journal of Artificial Intelligence & Applications, 2011 – Vol. 2, No. 3. – P. 96-109.
Forssell M. Hardware Implementation of Artificial Neural Networks / M. Forssell // [Електронний ресурс]. Режим доступу: https://users.ece.cmu.edu/ ~pgrover/teaching/files/NeuromorphicComputing.pdf.
Shinde J.R. VLSI implementation of neural network / J.R. Shinde, S. Salankar // Current Trends in Techn. and Sci., 2015. – Vol. 4, No. 3. – P. 515-524.
Yellamraju S. Design of various logic gates in neural networks / S. Yellamraju, S. Kumari, S. Girolkar, S. Chourasia et al. //Annual IEEE India Conference, 2013.–P.1-5.
Liu B. Implementation of pulsed neural networks in CMOS VLSI technology / B. Liu, S. Konduri, R. Minnich, J. Frenzel // Proceedings of the 4th WSEAS Internation-al Conference on Signal Processing, Robotics and Automation,2005.–Art.No.20.–P.1-8.
Gnilenko A.B. Hardware implementation design of a spiking neuron / A.B. Gnilenko // System Technology. – 2021. – Vol. 132, No. 1. – P. 116-123."
Опубліковано
Номер
Розділ
Ліцензія
Ця робота ліцензується відповідно до ліцензії Creative Commons Attribution 4.0 International License.
