Топологічне проектування 4-бітного суматора з послідовним перенесенням на основі логіки на прохідних транзисторах
DOI:
https://doi.org/10.34185/1562-9945-1-126-2020-05Ключові слова:
silicon chip, layout, full adder, pass transistor logic, CMOS, EDA, VLSIАнотація
Повний суматор є ключовим елементом арифметико-логічних пристроїв, що використовуються у мікропроцесорних системах. Для компонентів мікропроцесорів, які призначаються для сучасних мобільних цифрових пристроїв, велике значення має щільність компоновки на кристалі кремнію. У даній статті пропонується компактна топологія для 4-бітного суматора з послідовним перенесенням на основі логіки на прохідних транзисторах. Повний суматор моделюється за допомогою інструментів автоматизованого проектування, з одержанням часових діаграм вихідних сигналів, що демонструють функціональні можливості спроектованого пристрою. Показано, що використання логіки на прохідних транзисторах при проектуванні топології 1-бітного повного суматора, який складається з двох логічних елементів XOR на трьох транзисторах і одного мультиплексора на двох транзисторах, дозволяє одержати компактний 4-бітний суматор з послідовним перенесенням і забезпечити прийнятні характеристики вихідних сигналів.
Посилання
Gupta A. A survey on different CMOS full adder design techniques / A. Gupta, R. Thakur // Int. Journal of Advanced Research in Computer Science and Software Engineering, 2015. – Vol. 5, No. 7. – P. 1196-1201.
Joshi D. Design and implementation of 16-bit ripple carry adder for low power in 45mm CMOS technology / D.D. Joshi, J.K. Singh // Int. Journal of Emerging Technology and Advanced Engineering, 2014. – Vol. 4, No. 1. – P. 216-220.
Ramesh A.P. Implementation of low power high speed adder’s using GDI logic / A.D. Ramesh // Int. Journal of Innovative Technology and Exploring Engineering, 2019. – Vol. 8, No. 11. – P. 1291-1298.
Kaur. B. Design of full adder in 180nm technology using TG and adiabatic logic / B. Kaur, N. Sharma // Int. Journal of Computer Techniques, 2016. – Vol. 3, No. 2. – P. 164-170.
ChannelGowda C. Low-power 1-bit full-adder cell using modified pass transistor logic / C. ChannelGowda, A.R. Aswatha // Int. Journal of Computer Science and Information Technologies, 2013. – Vol. 4, No. 3. – P. 489-491.
Khedhiri C. A self-checking CMOS full adder in double pass transistor logic / C. Khedhiri, M. Karmani, B. Hamdi, K.L. Man, Y. Yang, L. Cheng // Proc. of Int. MultiConf. of Engineers and Computer Scientists, 2012. – Vol. II.
